Efficient utilization of computing elements reduces size while preserving throughput. VLSI architecture is pipeline Reed-Solomon decoder for correction of errors and erasures. Uses transform circuit to compute syndrome polynomial. Erasure information enters decoder as binary sequence. Applied to variety of digital communications involving error-correcting RS codes.


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    Titel :

    Single-Chip VLSI Reed-Solomon Decoder


    Beteiligte:
    Shao, Howard M. (Autor:in) / Truong, Trieu-Kie (Autor:in) / Hsu, In-Shek (Autor:in) / Deutsch, Leslie J. (Autor:in)

    Erschienen in:

    Erscheinungsdatum :

    01.05.1988



    Medientyp :

    Sonstige


    Format :

    Keine Angabe


    Sprache :

    Englisch


    Schlagwörter :


    Modular VLSI Reed-Solomon Decoder

    Liu, K. Y. | NTRS | 1986


    Modular VLSI Reed-Solomon Decoder

    Hsu, In-Shek / Truong, Trieu-Kie | NTRS | 1991


    Systolic VLSI Reed-Solomon Decoder

    Shao, H. M. / Truong, T. K. / Deutsch, L. J. et al. | NTRS | 1986


    Single-Chip VLSI Reed-Solomon Encoder

    Truong, T. K. / Deutsch, L. J. / Reed, I. S. | NTRS | 1986


    Fast Reed-Solomon Decoder

    Liu, K. Y. | NTRS | 1986