Decoder for digital communications provides high-speed, pipelined ReedSolomon (RS) error-correction decoding of data streams. Principal new feature of proposed decoder is modification of Euclid greatest-common-divisor algorithm to avoid need for time-consuming computations of inverse of certain Galois-field quantities. Decoder architecture suitable for implementation on very-large-scale integrated (VLSI) chips with negative-channel metaloxide/silicon circuitry.


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    Titel :

    Systolic VLSI Reed-Solomon Decoder


    Beteiligte:
    Shao, H. M. (Autor:in) / Truong, T. K. (Autor:in) / Deutsch, L. J. (Autor:in) / Yuen, J. H. (Autor:in)

    Erschienen in:

    Erscheinungsdatum :

    1986-01-01



    Medientyp :

    Sonstige


    Format :

    Keine Angabe


    Sprache :

    Englisch


    Schlagwörter :


    Modular VLSI Reed-Solomon Decoder

    Liu, K. Y. | NTRS | 1986


    Modular VLSI Reed-Solomon Decoder

    Hsu, In-Shek / Truong, Trieu-Kie | NTRS | 1991


    Single-Chip VLSI Reed-Solomon Decoder

    Shao, Howard M. / Truong, Trieu-Kie / Hsu, In-Shek et al. | NTRS | 1988


    VLSI Reed-Solomon Encoder

    Liu, K. Y. | NTRS | 1983


    Fast Reed-Solomon Decoder

    Liu, K. Y. | NTRS | 1986