Halbleiteranordnung, welche ein auf einem als Kathode dienenden n+-Substrat (1) aufgebrachtes n-dotiertes Gebiet (2) aufweist, an welchem eine p-dotierte Schicht (6) angebracht ist, an deren Oberfläche sich hoch p+- dotierte Schichten (7) und hoch n+-dotierte Schichten (8) befinden und in welcher sich mindestens zwei mit p-dotiertem Polysilizium (5) gefüllte und mit Oxidschichten (4) bedeckte eingeätzte Gräben (3) befinden, wobei im n-dotierten Gebiet (2) im Bereich des Bodens der Gräben (3) weitere p-dotierte Schichten (12) vorgesehen sind, wobei im n-dotierten Gebiet (2) im Bereich des Bodens der Gräben (3) die Oxidschichten (4) entfernt sind und die weiteren p-dotierten Schichten (12) unterhalb der Gräben im n-dotierten Gebiet vorgesehen sind.
The device has an N-doped section (2) attached to N-plus substrate (1) that serves as cathode. P-doped layer (6) is arranged on the N-doped section, and highly P-plus doped layer and highly N-plus doped layer (8) are provided in the P-doped layer. The highly P-plus doped layer and highly N-plus doped layer are filled with P-doped poly-silicon (5), and etched trenches (3) are covered with oxide layers (4). The etched trenches are provided at the n-doped section in a region of the base and/or between P-doped layers.
Halbleiteranordnung mit verbesserter Avalanchefestigkeit
2022-10-13
Patent
Electronic Resource
German
Halbleiterchip, Halbleiteranordnung und Verfahren zum Betrieb eines Halbleiterchips
European Patent Office | 2019
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