An FPGA according to the present invention is characterized by being provided with: a hard macro CPU (2) having a fixed circuit configuration; a programmable logic portion (3) having a changeable circuit configuration; a diagnostic circuit (5) that diagnoses malfunctions of the programmable logic portion (3); a fail-safe interface circuit (4) capable of controlling, to a safe side, an external output from the programmable logic portion (3); and a function whereby, when an error is detected by the diagnostic circuit (5), the hard macro CPU (2) commands the fail-safe interface circuit (4) to output a fail-safe signal (41), which is a safe-side output. In the present invention, the hard macro CPU (2), which has a low risk of a failure, controls the fail-safe interface circuit (4) to the safe side, and thus even if a programmable logic portion including an SRAM fails, it is possible to prevent an inappropriate value from being output to the outside of the FPGA and to maintain the security of the system.

    La présente invention concerne un circuit intégré prédiffusé programmable (FPGA) qui est caractérisé en ce qu'il est pourvu : d'une unité centrale (CPU) « hard macro » (2) ayant une configuration de circuit fixe ; d'une partie logique programmable (3) ayant une configuration de circuit modifiable ; d'un circuit de diagnostic (5) qui diagnostique des dysfonctionnements de la partie logique programmable (3) ; d'un circuit d'interface à sécurité intégrée (4) pouvant commander une sortie externe, à destination d'un côté sécurisé, de la partie logique programmable (3) ; et d'une fonction par laquelle, lorsqu'une erreur est détectée par le circuit de diagnostic (5), la CPU « hard macro » (2) ordonne au circuit d'interface à sécurité intégrée (4) de délivrer un signal à sécurité intégrée (41), qui est une sortie côté sécurisé. Dans la présente invention, la CPU « hard macro » (2), qui a un faible risque de défaillance, commande le circuit d'interface à sécurité intégrée (4) vers le côté sécurisé, et par conséquent, même si une partie logique programmable comprenant une mémoire vive statique (SRAM) subit une défaillance, il est possible d'empêcher qu'une valeur inappropriée soit délivrée à l'extérieur du FPGA et de maintenir la sécurité du système.

    本発明のFPGAは回路構造が固定されたハードマクロCPU(2)と、回路構造を変更可能なプログラマブルロジック(3)と、前記プログラマブルロジック(3)の異常を診断する診断回路(5)と、前記プログラマブルロジック(3)からの外部出力を安全側に制御可能なフェールセーフインタフェース回路(4)と、前記診断回路(5)によってエラーが検出されると、前記ハードマクロCPU(2)が前記フェールセーフインタフェース回路(4)に対し安全側の出力であるフェールセーフ信号(41)を出力するよう指示する機能を備えることを特徴とする。 本発明は、故障の恐れの少ないハードマクロCPU(2)によってフェールセーフインタフェース回路(4)を安全側に制御するため、SRAMで構成されるプログラマブルロジック部分が故障しても不適切な値がFPGAの外部に出力されることを防止し、システムの安全性を保つことが可能になる。


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    Title :

    FIELD-PROGRAMMABLE GATE ARRAY


    Additional title:

    CIRCUIT INTÉGRÉ PRÉDIFFUSÉ PROGRAMMABLE
    フィールドプログラマブルゲートアレイ


    Contributors:

    Publication date :

    2016-12-29


    Type of media :

    Patent


    Type of material :

    Electronic Resource


    Language :

    Japanese


    Classification :

    IPC:    H03K PULSE TECHNIQUE , Impulstechnik / B60R Fahrzeuge, Fahrzeugausstattung oder Fahrzeugteile, soweit nicht anderweitig vorgesehen , VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR / B61L Leiten des Eisenbahnverkehrs , GUIDING RAILWAY TRAFFIC



    Field programmable gate array

    SAKATA TERUAKI / YAMADA TSUTOMU | European Patent Office | 2019

    Free access

    Field Programmable Gate Array Based Reconfigurable Preprocessor

    Box, B. / IEEE; Dayton Section / IEEE; Aerospace and Electronics Systems Society | British Library Conference Proceedings | 1994


    Field Programmable Gate Array-Based Attitude Stabilization

    M. J. Stepaniak / M. Uijt de Haag / F. Van Graas | NTIS | 2008



    Field Programmable Gate Array-Based Attitude Stabilization

    Stepaniak, Michael J. / de Haag, Maarten Uijt / van Graas, Frank | AIAA | 2009