A processor includes a first field programmable gate array (FPGA) having a first central processing unit (CPU) core programmed to perform a first function, and first programmable hardware logics (PHLs) programmed to perform a second function. A second FPGA includes a second CPU core programmed to perform a third function, and second PHLs programmed to perform a fourth function. A communication interface is between the first and second CPU cores. The first and second FPGAs are diverse. A portion of the first function communicates first information from the first CPU core to the second CPU core through the interface. A portion of the third function communicates second information from the second CPU core to the first CPU core through the interface, and, otherwise, the first function is substantially the same as the third function. The second function is substantially the same as the fourth function.

    Un processeur comprend une première matrice prédiffusée programmable par lutilisateur (FPGA) comprenant une première unité centrale de traitement (UC) programmée en mémoire centrale pour exécuter une première fonction et une première logique matérielle programmable (PHL) programmée pour exécuter une deuxième fonction. Une deuxième FPGA comprend une deuxième UC programmée en mémoire centrale pour exécuter une troisième fonction et des deuxièmes PHL programmées pour exécuter une quatrième fonction. Une interface de communication est située entre la première et la deuxième UC principales. La première et la deuxième FPGA sont diversifiées. Une partie de la première fonction communique une première information de la première UC principale à la deuxième UC principale au moyen de linterface. Une partie de la troisième fonction communique une deuxième information de la deuxième UC principale à la première UC principale au moyen de linterface et, autrement, la première fonction est substantiellement la même que la troisième fonction. La deuxième fonction est substantiellement la même que la quatrième fonction.


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    Title :

    CAB SIGNAL RECEIVER DEMODULATOR EMPLOYING REDUNDANT, DIVERSE FIELD PROGRAMMABLE GATE ARRAYS


    Additional title:

    DEMODULATEUR DE RECEPTEUR DE SIGNAL DE CABINE UTILISANT DIVERSES MATRICES PREDIFFUSEES REDONDANTES PROGRAMMABLES PAR L'UTILISATEUR


    Contributors:

    Publication date :

    2017-05-16


    Type of media :

    Patent


    Type of material :

    Electronic Resource


    Language :

    English


    Classification :

    IPC:    G06F ELECTRIC DIGITAL DATA PROCESSING , Elektrische digitale Datenverarbeitung / B61L Leiten des Eisenbahnverkehrs , GUIDING RAILWAY TRAFFIC / G05B Steuer- oder Regelsysteme allgemein , CONTROL OR REGULATING SYSTEMS IN GENERAL / H03K PULSE TECHNIQUE , Impulstechnik



    Direct conversion receiver with digital signal processor demodulator

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    Direct Conversion Receiver with Digital Signal Processor Demodulator

    Takayama, Kazuo / Sasaki, Mitoshi / Sasaki, Mitsuru | SAE Technical Papers | 1992


    Field Programmable Gate Arrays Based Overcurrent Relays

    Ahuja, Sumit | Online Contents | 2004


    Cryogenic Operation of Field Programmable Gate Arrays

    Sheldon, Douglas / Burke, Gary / Argueta, Arby et al. | NTRS | 2011


    Digital Demodulator For Advanced Receiver

    Sadr, Ramin / Hurd, William J. | NTRS | 1990